华为韬芯片，咋就没烧？

导语

“3D堆叠必然发热”，是过去一段时间里反对先进封装路线的主要论据之一。9月7日，华为半导体业务部负责人何庭波及团队在中国科学院科技论文预发布平台ChinaXiv上发布论文，以量产芯片的实测数据回应这一质疑。论文的核心判断是：发热论的问题在于把3D堆叠理解为“把两层电路原样摞起来”，而论文所述的方案，是一次从走线、电压到散热布局的系统性重设计。

“编者核实说明

“- 原始出处：该文为ChinaXiv预印本，作者为何庭波及海思团队成员，发布于9月7日，标题为《Huawei's τ Chip Was Supposed to Melt?》。预印本未经同行评审，读者引用时请注意其性质。

“- 芯片命名：论文中该芯片以代号"τ"指代。原文所称“麒麟2026”“麒麟2027”为媒体推断的命名，未经华为官方确认，本文已统一修正为论文原始表述。

“- 数据性质：文中所有功耗、密度、散热数据均为论文作者自报的实测结果，截至发稿尚无独立第三方机构的复现报告。

“- 原稿中“据多位接近人士”“据多位接近人士透露”等匿名转述已删除。

数据怎么说，我们一层层拆。

📄 一篇以疑问句为标题的论文

一篇技术论文的标题直接问“是不是会熔化”，在行业里较为罕见。论文题目本身就是对质疑的正面回应：τ芯片不仅没有因堆叠失效，而且已完成量产。

这背后是一场持续已久的争论。3D堆叠作为先进封装与架构创新的方向，长期伴随“功率密度失控”“散热无解”的担忧：把电路在垂直方向叠起来，单位面积发热上升，散热路径又被压短。

论文给出的第一组数据，针对“堆叠不值”的质疑：采用逻辑折叠（LogicFolding）技术的τ芯片，晶体管密度从每平方毫米1.55亿个提升至2.38亿个，增幅约55%。论文指出，这一增幅相当于过去三年传统工艺微缩的成果。

也就是说，在不更换光刻工艺的前提下，靠架构调整获得了相当于三年微缩的密度增益。当工艺微缩的边际成本越来越高，这是密度增益的另一条路径。

一个关键细节是，论文强调这些性能差异完全来自架构改变，没有使用新的光刻工艺。这句说明很重要——质疑者假设的前提是“同工艺下硬堆”，而论文描述的方案是“同工艺下的重新设计”，两者并非同一命题。

⚡ 功耗的大头，不在晶体管上

发热争议的物理起点，是默认功耗主要来自晶体管计算。论文指出的一个事实是：芯片相当大一部分能耗并非消耗在晶体管计算上，而是消耗在金属走线的数据传输上。

这就是逻辑折叠的切入点：将平面电路垂直堆叠，用极短的垂直互连替代长距离水平走线。实测结果是，典型核心连线长度缩短约20%，关键路径最多缩短70%。

走线缩短的收益来自电压的平方关系：互连电容下降后，电路可以下调工作电压，而动态功耗与电压的平方成正比。论文实测数据为：NPU维持29 TOPS算力不变时，频率降低63%，电压从0.85V降至0.55V，功率密度下降73%。

各模块层面的数据汇总如下（原始稿件中重复列出的两张表格已合并）：

另有一组数字值得注意：某模块时钟缓冲器数量从4.36万个降至1.9万个，削减超过一半。时钟树是芯片中的功耗组成部分之一，缓冲器大幅减少说明收益不只发生在数据通路上。

产业逻辑可以概括为：在“同工艺”约束下，逻辑折叠通过缩短走线获得降压空间，再借电压平方关系放大功耗收益。这不是对抗物理规律，而是选择了让物理规律有利于自己的设计方式。

🧊 散热是设计约束，不是事后补救

回到那个尖锐的问题：密度提升55%，单位面积的发热如何处理？

论文的答案是热感知分区和布局规划策略。在设计阶段，就有意避免折叠高功耗电路，防止高功耗子系统在空间上相邻；发热最严重的模块，被放置在散热路径最通畅的位置。热问题被前置为设计约束，而不是流片之后才处理的工程难题。

论文披露的关键工程参数：τ芯片是首款采用逻辑折叠的移动SoC，采用1.5微米混合键合间距，实现了5000万个垂直互连。在移动SoC的面积尺度上实现这一互连数量，意味着平面电路上原本需要绕行的信号可以走垂直通道直达。走线缩短、电压下调、散热布局前置，是同一套设计方法的三个侧面。

原文此处“据多位接近人士的说法”一段属于匿名转述，已删除。可以客观陈述的是：业内对3D堆叠的担忧，多数建立在“把现有平面设计原样堆叠”的假设上；而论文描述的是从版图层面重新分配热与信号路径，两者的散热条件本就不同。

由此得出的产业判断是：3D堆叠的真正门槛，不在“敢不敢摞”，而在设计工具链、热仿真与版图规划能力的协同深度，这是设计能力问题，而非单纯的封装产能问题。

⚠️ DSP的24%：收益不是免费的

如果只读前面的数据，容易得出“逻辑折叠万能”的结论。论文同时交出了不及格的科目。

DSP模块总功耗下降了25%，但因芯片面积同步缩小了40%，功率密度反而上升24%——该模块单位面积上更热了。论文称下一代产品已解决该问题，具体方案与实测结果在预印本中未完整展开。此外，CPU性能核心由于串行计算特征，功耗下降为41%，明显低于NPU的66%和GPU的58%。

这组数据的含义有两层。第一，逻辑折叠并非对所有模块同等有效：对并行度高、数据搬运密集的模块（NPU、GPU）收益最大，对串行特征强的模块增益打折。第二，面积收缩会把功率密度“算”回去——功耗下降和密度提升必须放在同一张表里评估，单看任何一项都可能误判热风险。

换言之，发热论并非全无依据：如果选错模块、忽视功率密度，堆叠确实可能过热。论文的结论不是“堆叠不会热”，而是“经过设计约束与布局规划后，热风险可控”。

🔍 第三方评价与数据边界

截至发稿，本文未能找到独立第三方机构对论文数据的复现报告。以下为公开技术讨论中，未参与该研究的芯片设计与热管理领域从业者对该组数据的主要评价，供读者参考：

• 方向获得普遍认可：缩短互连以降低电容、进而降压降功耗的物理路径是成立的，与长期公开的学术研究方向（如Monolithic 3D集成）一致；将散热作为前端设计约束的做法，也被认为是正确的工程方向。
• 对数据保留意见的要点：论文未披露各模块的绝对功耗基线、测试环境温度、散热方案（如均热板与整机散热条件）等细节，73%、66%等相对值的参考意义因此打了折扣；功率密度“下降73%”与“上升24%”的计算口径也需对照原始数据核对。
• 对量产参数的疑问：1.5微米混合键合间距在移动SoC规模上对应5000万个互连，其量产良率与成本数据论文未给出，这是评估该路线能否推广的关键缺口。

这些保留意见不构成对数据真实性的否定，但说明在同行评审与第三方复现完成之前，上述数字应被视为“论文作者自报数据”而非行业公认结论。

📈 当架构红利接棒工艺红利

把论文放回产业坐标系，才能看出它的分量。过去几年，行业获取密度与功耗进步的主路径是工艺微缩，但微缩的边际成本曲线越来越陡。τ芯片展示的是另一条路：不更换光刻工艺，靠逻辑折叠将晶体管密度提升55%。

发布方式本身也值得注意：论文发布在中国科学院的预发布平台ChinaXiv上，以量产实测数据呈现，而非发布会口径。当然，预印本形式也意味着这些数据尚未经过同行评审。3D堆叠的争论，正从“立场之争”转入“数据之争”，但数据之争的下一步，应当是可复核的数据之争。

对产业链而言，需要重新评估的环节至少有三个：一是EDA与热仿真工具，热感知分区把散热变成了前端约束；二是混合键合工艺，1.5微米间距、5000万个垂直互连对键合精度提出了量产级要求；三是设计方法论本身，“先画版图后想散热”的流程需要调整。

原文中“业内多家设计公司已经开始评估类似架构路径”一句系匿名转述，已删除。这一判断是否成立，有待后续公开信息验证。

小结

“华为的τ芯片会熔化吗？”论文标题问出了疑虑，数据给出了作者的答案：会过热的是“原样硬堆”，可控的是“重新设计”。连线缩短、电压下调、热感知分区，三者环环相扣；而DSP功率密度反升24%的坦白，客观上增强了这套方法论的可信度。但需要保持清醒的是：这仍是一篇未经同行评审的预印本，关键参数（绝对功耗、散热条件、良率与成本）尚未披露，独立复现也还需要时间。下一步值得关注的，一是论文能否通过同行评审，二是下一代产品如何兑现DSP层面的改进，三是逻辑折叠能否走出手机，走向算力密度更极端的场景。架构红利的窗口是否已经打开，最终要由可复核的数据说了算。